樋上 喜信 HIGAMI Yoshinobu

·         略歴

1996年 大阪大学大学院工学研究科応用物理専攻博士後期課程了

1996年 日本学術振興会特別研究員採用

1997年 ウィスコンシン大学客員研究員

1998年 愛媛大学工学部助手

2006年 ウィスコンシン大学客員研究員

現在   愛媛大学大学院理工学研究科教授

·         受賞歴

1.     平成16年度電子情報通信学会論文賞

2.     平成23年度電子情報通信学会論文賞

3.     Best Paper Award, IEEE Computer Society Annual Symposium on VLSI 2014

4.     日本信頼性学会2015年度高木賞

·         研究テーマ

LSIの故障検査および組み込みシステムの設計とテスト

  1. LSIのテストパターン生成
  2. LSIの故障診断
  3. LSI設計ツール開発
  4. 組み込みシステムの自動テスト生成
  5. 組み込みシステムのハード/ソフト協調テスト

·         複合ゲートを含む論理回路のオープン故障シミュレーションに関する研究

·         複合ゲートのオープン故障に対するテスト生成法に関する研究

·         遷移故障に対する等価故障判定に関する研究

·         ハードウエア記述に対する同時並行法の適用に関する研究

·         組込みシステムに対する状態遷移図の簡単化に関する研究

·         遅延量を考慮したクロストーク故障に対するテスト生成に関する研究

·         発表論文(主要な論文のみ)

2015年度

1. Y. Higami, S. Wang, H. Takahashi, S. Kobayashi and K. K. Saluja, Diagnosis Methods for Gate Delay Faults with Various Amounts of Delays, IPSJ Transactions on System LSI Design Methodology, vol. 9., pp.13-20, 2016.

2. Y. Higami, S. Wang, H. Takahashi, S. Kobayashi and K. K. Saluja, Diagnosis for Delay Faults in the Presence of Clock Delays Considering Hazards, Proc. Int. Technical Conf. on Circuits/Systems, Computers and Communications, pp. 649-652, July 2015.

3. Y. Higami, S. Wang, H. Takahashi, S. Kobayashi and K. K. Saluja, Diagnosis of Delay Faults Considering Hazards, Proc. IEEE Computer Society Annual Sympo. on VLSI, pp. 503-508, July 2015.

2014年度

1. Y. Higami, H. Takahashi, S. Kobayashi and K. K. Saluja, Diagnosis of Delay Faults in Multi-Clock SOCs, Proc. Int. Technical Conf. on Circuits/Systems, Computers and Communications, pp. 217-220, July 2014.

2. Y. Higami, H. Takahashi, S. Kobayashi and K. K. Saluja, Diagnosis of Gate Delay Faults in the Presence of Clock Delay Faults, Proc. IEEE Computer Society Annual Sympo. on VLSI, pp. 320-325, July 2014.

 

2013年度

 

1. Y. Higami, H. Takahashi, S. Kobayashi and K. K. Saluja, Test Generation for Delay Faults on Clock Lines under Launch-on-Capture Test Environment, IEICE Trans. on Information and Systems, Vol.E96-D, No.6, pp. 1323-1331, June. 2013.

 

2012年度

 

1. Y. Higami, S. Ohno, H. Yamaoka, H. Takahashi, Y. Shimizu and T. Aikyo, Generation of Diagnostic Tests for Transition Faults Using a Stuck-at ATPG Tool, IEICE Trans. on Information and Systems, Vol. E95-D, No. 4, pp. 1093-1100, Apr. 2012.

 

2. Y. Higami, H. Takahashi, S. Kobayashi and K. K. Saluja, Diagnosis of Bridging Faults at Gated Clock Lines, Proc. Int. Technical Conf. on Circuits/Systems, Computers and Communications, July 2012.

 

3. Y. Higami, H. Takahashi, S. Kobayashi and K. K. Saluja, Diagnosis for Bridging Faults on Clock Lines, Proc. Pacific Rim Int. Symposium on Dependable Computing, pp. 135-144, 2012.

 

2011年度

 

1Y. Higami, H. Takahashi, S. Kobayashi and K. K. Saluja, “Enhancement of Clock Delay Faults Testing, Proc. European Test Sympo., pp. 216, 2011.

 

2. Y. Higami, H. Takahashi, S. Kobayashi and K. K. Saluja, On Detecting Transition Faults in the Presence of Clock Delay Faults, Proc. IEEE Twentieth Asia Test Sympo., pp. 1-6, Nov. 2011.

 

3. Y. Higami, H. Furutani, T. Sakai, S. Kameyama and H. Takahashi, Test Pattern Selection for Defect-Aware Test, Proc. IEEE Twentieth Asia Test Sympo., pp. 102-107, Nov. 2011.

 

2010年度

 

1. Y. Higami, H. Takahashi, S. Kobayashi and K. K. Saluja, Fault Simulation and Test Generation for Clock Delay Faults, Proc. ASP-DAC, pp. 799-805, 2011.

 

2009年度

 

1. Y. Higami, K. K. Saluja, H. Takahashi, S. Kobayashi and Y. Takamatsu, An Algorithm for Diagnosing Transistor Shorts Using Gate-level Simulation, IPSJ Transactions on System LSI Design Methodology, vol. 2., pp.250-262, 2009.

 

2. Y. Higami, K. K. Saluja, H. Takahashi, S. Kobayashi and Y. Takamatsu, Addressing Defect Coverage through Generating Test Vectors for Transistor Defects,IEICE Trans. Fundamentals, vol. E92-A, no. 12, pp. 3506-3513, 2009.

 

3. Y. Higami, Y. Kurose, S. Ohno. H. Yamaoka, H. Takahashi, Y. Shimizu, T. Aikyo and Y. Takamatsu, Diagnostic Test Generation for Transition Faults Using a Stuck-at ATPG tool, Proc. IEEE Int. Test Conf., Paper 16.3, 2009.

 

2008年度

 

1. 樋上喜信,藤尾昇平,阿萬裕久,高橋寛,高松雄三,“ハードウェアテスト生成ツールを用いた組込みシステムに対するテストケース生成法,” 組込みシステムシンポジウム論文集,pp. 151-157, 2008

 

2. Y. Higami, K. K. Saluja, H. Takahashi, S. Kobayashi and Y. Takamatsu, Maximizing Stuck-open Fault Coverage Using Stuck-at Test Vectors, IEICE Trans. Fundamentals, vol. E91-A, no. 12, pp. 3506-3513, 2008.

 

3. Y. Higami, K. K. Saluja, H. Takahasi, K. Kobayashi and Y. Takamatsu, Increasing Defect Coverage by Generating Test Vectors for Stuck-open Faults, Proc. IEEE Seventeenth Asian Test Symposium, pp. 97-102, Nov. 2008.

 

2007年度

 

1. Y. Higami, K. K. Saluja, H. Takahasi, S. Kobayashi, and Y. Takamatsu, Fault Simulation and Test Generation for Transistor Shorts using Stuck-at Test Tools, IEICE Trans. on Information and Systems, Vol. E-91-D, No. 3, pp. 690-699, 2008.

 

2. Y. Higami, K. K. Saluja, H. Takahasi, K. Kobayashi and Y. Takamatsu, Test Generation for Transistor Shorts using Stuck-at Fault Simulator and Test Generator, Proc. IEEE Sixteenth Asian Test Symposium, pp. 271-274, Oct. 2007.

 

2006年度

 

1. 樋上喜信,Kewal K. Saluja,高橋寛,小林真也,高松雄三,“組合せ回路および順序回路に対する検出・非検出情報に基づく診断用テスト圧縮法,” 情報処理学会論文誌,vol. 47, no. 5, pp. 1269-1277, 20065月.

 

2. Y. Higami, S. Kajihara, I. Pomeranz S. Kobayashi and Y. Takamatsu, On Finding Dont Cares in Test Sequences for Sequential Circuits, IEICE Trans. on Inf. & Syst., vol. E89-D, no. 11 , pp.2748-2755, 2006.

 

3. Y. Higami, K. K. Saluja, H. Takahasi, K. Kobayashi and Y. Takamatsu, Diagnosis of Transistor Shorts in Logic Test Environment, Proc. IEEE Fifteenth Asian Test Symposium, pp. 354-359, Nov. 2006.

 

4. Y. Higami, K. K. Saluja, H. Takahasi, and Y. Takamatsu, Fault Coverage and Fault Efficiency of Transistor Shorts using Gate-Level Simulation and Test Generation, Proc. The Twentieth Int. Conf. on VLSI Design, Jan. 2007.

 

2005年度

1.
Y. Higami, K. K. Saluja, H. Takahashi, S. Kobayashi and Y. Takamatsu, Compaction of Pass/Fail-based Diagnostic Test Vectors for Combinational and Sequential Circuits, Proc. The Eleventh Asia and South Pacific Design Automation, Jan. 2006.

2004年度

1. Y. Higami, M. Sato, H. Takahashi, S. Kobayashi and Y. Takamatsu, Acceleration Techniques for Crosstalk Fault Simulation, Proc. Int. Multi-Conf. on ACS-CISIM, June 2004.

2. Y. Higami, S. Kajihara, S. Kobayashi and Y. Takamatsu, Techniques for Finding Xs in Test Sequences for Sequential Circuits and Applications to Test Length/Power Dissipation, Proc. IEEE Thirteenth Asian Test Sympo., Nov. 2004.

2003年度

1. Y. Higami, S. Kajihara, I. Pomeranz, S. Kobayashi and Y. Takamatsu, A Method to Find Dont Care Values in Test Sequences for Sequential Circuits, Proc. Int. Conf. on Computer Design, pp. 397-399, Oct. 2003.

2. 樋上喜信,梶原誠司,市原英行,高松雄三,“[サーベイ論文]論理回路に対するテストコスト削減法−テストデータ量およびテスト実行時間の削減−”,電子情報通信学会論文誌D-I vol. J87-D-I, no. 3, pp.291-307, 20043月.

3. Y. Higami, S. Kobayashi and Y. Takamatsu, Generation of Test Sequences with Low Power Dissipation for Sequential Circuits, IEICE Trans. on Inf. & Syst., vol. E87-D, no.3, pp.530-537, 2004.

2002年度

1.樋上喜信,小林真也,高松雄三,“順序回路に対する消費電力削減のためのテストベクトル変更法,”情報処理学会論文誌,vol. 43, no. 5, pp. 1269-1277, 20025.

2. Y. Higami, S. Kobayashi and Y. Takamatsu, A Method to Reduce Power Dissipation during Test for Sequential Circuits, Proc. IEEE Eleventh Asian Test Sympo., pp. 326-331, Nov. 2002.

2001年度

1.樋上喜信,高松雄三,樹下行三,”リセット機能を持つ順序回路に対するテスト系列圧縮法,”情報処理学会論文誌,vol. 42, no. 4, pp. 1036-1044, 20014月.

2.Y. Higam, N. Takahashi and Y. Takamatsu, "Test Generation for Double Stuck-at Faults," IEEE Asian Test Sympo., Proc. IEEE Tenth Asian Test Sympo., pp. 71-75, Nov. 2001.

3 Y. Higam, S. Kobayashi and Y. Takamatsu, "Modifying Test Vectors for Reducing Power Dissipation in CMOS Circuits," Proc. IEEE Int. Workshop on Electronic Design, Test and Applications, pp. 431-433, Jan. 2002.

2000年度

1.Y. Higami, Kewal K. Saluja, Y. Takamatsu and K. Kinoshita, "Algorithms to Select IDDQ Measurement Vectors for Bridging Faults in Sequential Circuits," Journal of Electronic Testing Theory and Applications, vol. 16, no. 5, pp. 443-452, Oct. 2000.

2.Y. Higami, Y Takamatsu and K. Kinoshita, "Test Sequence Compaction for Sequential Circuits with Reset States," IEEE Asian Test Sympo., pp. 165-170, Dec. 2000

·         連絡先

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愛媛大学工学部情報工学科